隨著COMS工藝的關鍵尺寸以及柵極氧化層不斷縮小，會導致載流子的遷移率大大降低，從而引起器件開態電流的降低，器件性能的退化。應力工程已成為12英寸工藝中改善器件性能的必要技術之一。對于65nm及以下技術代，采用的應力工程主要包括：接觸孔刻蝕停止層(contact etch stop layer，CESL)、應力記憶技術(Stress Memorization Technique，SMT)和應變硅源漏技術(strained silicon S/D technology) 。

CESL技術通常以PECVD沉積氮化硅為主，以SiH4、N2與He混合氣體沉積于550～600°C，調整氣體流量比、沉積壓力與等離子體發射功率等相關參數可得相對伸張或壓縮應力的氮化硅膜，從而增加NMOS和PMOS的載流子遷移率，提高器件性能。其技術難點有單軸CESL工藝、多軸CESL工藝和側墻優化等。

SMT技術主要在NMOS中利用Si的氮化物的蓋帽層映入單軸拉應力，從而有效提高電子輸運性能。這種方法主要包括以下幾個步驟：多晶硅無定型化，沉積具有拉伸應力的襯層，快速退火，襯層移除。雖然拉伸層移除，但是通過退火過程，應力被記憶下來，從而移除襯層之后溝道仍保留應力。

應變硅源漏技術是40nm及以下技術代提高PMOS器件性能的必備技術。它是通過在溝道中產生單軸壓應力來增加PMOS的空穴遷移率，從而提高晶體管的電流驅動能力。應變硅源漏工藝過程復雜，且各個工藝參數互相影響，需要同時滿足包括：摻雜濃度，位錯缺陷，顆粒缺陷，形貌要求等。

在40nm 技術代，已成功開發了具有應變硅源漏的PMOS器件的TCAD 工藝模型和器件模型，并在大生產線上的40nm PMOS器件進行實驗驗證了模型的適用性和正確性。同時，開發和優化了具有U型和Σ型的應變硅源漏技術方案，成功得到具有應變硅源漏的PMOS器件，其電學性能達到業界水平。并且對圖形片上原位B摻雜應變硅薄膜生長機理缺陷機理進行了深入研究和分析。

對于28nm技術代的CESL技術、SMT技術和應變硅源漏技術研發也獲得了支持。