在集成電路的工藝中，通過互連將器件連接從而形成電路。隨著摩爾定律的發展，互連從起初的簡單的單層互連結構發展到多層互連結構，其中互連金屬和材料、互連集成工藝也發生了巨大的變化。在目前主流的65nm及以下工藝中，由于互連延遲占據整個電路的延遲中所占據的比例越來越大，需要采用金屬銅和低介電材料。傳統的介電材料是二氧化硅，介電常數（k）在3.9左右。通過在SiO₂引入Si-F，Si-C鍵等弱極化健從而形成氟摻雜二氧化硅（k~3.7），碳摻雜二氧化硅（k~ 2.7）等，通過在碳摻雜二氧化硅中進一步引入微孔等能夠繼續降低介電常數到2.55左右。通過空氣隙可以實現介電常數下降20%左右，這樣介電常數可以下降到2以下。     

現有的銅互連的集成工藝是先在介質上形成溝槽，然后進行金屬的淀積和金屬的CMP。集成主要工藝工藝步驟見圖-1：首先是介質的淀積見圖-1a；此步通常是采用PECVD的方式進行低介電材料的淀積，如果是k為2.5左右的材料還需要進行UV 處理。2然后是光刻工藝，進行涂膠曝光顯影，形成特征尺寸；（圖-1b）；3.是介質的刻蝕工藝，采用All in One的一步刻蝕同時現場溝槽和通孔，然后是清洗過程(圖-1c)；4.       后續是阻擋層和籽晶層的淀積（圖-1d），阻擋層由TaN/Ta兩層材料組成，其中TaN可以防止銅的擴散，籽晶層是銅Ta，這一步通常采用PVD的淀積方式。5是銅的電鍍工藝（圖-1e），為了實現無縫電鍍，在鍍液中將加入多種化學成分，如加速劑、平整劑、抑制劑等。6是銅的CMP（化學機械研磨）過程（圖-1f），在鍍銅工藝后，采用CMP的方式去除多余的銅。CMP工藝是采用研磨液進行的平坦化工藝。

研發中心基于自有的銅互連設備已開發了55nm至28 nm相關工藝，包括介質刻蝕、阻擋層/籽晶層淀積、銅電鍍等，并實現了銅互連工藝集成（圖-2）。